【導讀】電子行業經常需要測量寬動態范圍信號，但目前的技術常常難以滿足系統的實際要求。電子秤系統通常采用稱重橋式傳感器，最大滿量程輸出為1 mV至2 mV。這種系統要求分辨率約為1000000：1，折合到2 mV輸入端時，需要高性能、低噪聲、高增益放大器和∑-?調制器。與此類似，醫療應用中進行化學和血液分析時經常會采用光電二極管傳感器，產生的電流很小，需要精確測量（如圖1所示）。通常采用的是低噪聲跨導放大器，該放大器有多級增益和后處理功能。
圖1. 稱重傳感器和光電二極管應用的輸入
盡管實際傳感器數據通常只占輸入信號范圍的一小部分，但系統往往必須經過專門設計以處理故障情況。因此，寬動態范圍、高性能（且輸入較小）以及對快速變化信號的迅速響應就成了關鍵要求。有些應用（如振動監控系統）包含交流和直流兩種信息，因此，具備精確監控大小兩種信號的能力變得越來越重要。
要滿足這些要求，需要有靈活的信號調理模塊、低噪聲輸入、較高的增益，還要能夠在不影響性能的前提下動態改變增益以響應輸入電平變化，同時依然維持寬動態范圍。現有的∑-? 技術能夠提供很多應用所需的動態范圍，但要犧牲更新速率。本文提出了一種替代方法，即結合采用高速逐次逼近型采樣ADC和自動調節量程的可編程增益放大器(PGA)前端。鑒于增益會根據模擬輸入值自動改變，這種方法采用過采樣將系統的動態范圍增加至126 dB以上。
技術
在ADC應用中，動態范圍是指滿量程均方根值與均方根噪聲之比，通常將模擬輸入短接在一起測得。動態范圍通常以分貝表示 (dBV = 20 × log10 電壓比)表示ADC能夠辨識的信號幅度范圍；動態范圍為60 dB的ADC可辨識的信號幅度范圍為1000:1。N位ADC的動態范圍(DR)計算公式如下：
DR = 6.021N + 1.763 dB
∑-? ADC,（如AD7767, 可以通過結合∑-? 調制器和數字后置處理器實現出色的動態范圍。轉換器之后的數字濾波用于消除帶外量化噪聲，它還可以將數據速率從濾波器輸入端的fMCLK, 降低到數字輸出端的fMCLK/8, fMCLK/16, 或fMCLK/32, 具體取決于所用器件的型號。要提高動態范圍，可以添加低噪聲PGA，通過調理輸入信號來實現滿量程。系統的本底噪聲主要表現為前端PGA的輸入噪聲，后者取決于增益設置。如果信號太大，就會超出ADC輸入的量程。如果信號太小，就會在轉換器的量化噪聲中丟失。∑-? ADC往往用于需要較低系統更新速率的應用。
對逐次逼近型ADC進行過采樣以提高動態范圍
提高逐次逼近型ADC動態范圍的方法之一是實施過采樣，即以遠高于奈奎斯特頻率的速率完成輸入信號的采樣過程。一般說來，采樣頻率每增加一倍，噪聲性能就會提升約3 dB（如圖2所示）。過采樣可通過后處理技術以數字形式完成。有些ADC （如 AD7606, 具有可編程過采樣率，最終用戶可以選擇合適的過采樣率。
圖2. 通過過采樣減少噪聲
PGA功能與過采樣相結合
要實現最大動態范圍，可以添加前端PGA級，從而提高極小信號輸入的有效信噪比(SNR)。假設系統動態范圍要求為126 dB以上，首先，計算出最小均方根噪聲，以實現該動態范圍。例如，3 V的輸入范圍(6 V p-p)具有2.12 V的滿量程均方根值(6/2√2)。最大系統容許噪聲計算公式如下：
126 dB = 20 log (2.12 V/rms noise)
因此 rms 噪聲≈ 1 µV rms.
現在，考慮系統更新速率，系統更新速率決定了過采樣速率和系統所能容許的最大噪聲量（折合到輸入端(RTI)）。例如AD7985 16-bit, 2.5-MSPS PulSAR®是一款16位、2.5 MSPS PulSAR® ADC，當該器件運行于600 kSPS（功耗11 mW），過采樣率為72時，輸入信號限制在大約4 kHz帶寬內。噪聲密度(ND)乘以√f即可得出總均方根噪聲，因此，最大容許輸入頻譜噪聲密度(ND)計算公式如下：
1 μV rms = ND × √4 kHz
或, ND = 15.5 nV/√Hz
從RTI系統輸入噪聲的這一品質因數來看，可以選擇適當的儀表放大器來提供足夠的模擬前端增益（與ADC的信噪比相加并具有相關過采樣時），從而實現所需的126 dB。AD7985的典型信噪比值為89 dB，72倍過采樣會進一步將信噪比增加約18 dB（72 接近26，相當于每倍增一次增加3 dB）。要實現126 dB的動態范圍，還需要再增加20 dB，這可以通過模擬PGA級的增益來提供。儀表放大器必須提供≥20的增益（或至少不能超過15.5 nV/√Hz的噪聲密度指標）。AD8253是很好的選擇，它是一款10 MHz、20 V/µs、G = 1、10、100的1000iCMOS®可編程增益儀表放大器，具有低噪聲、10 nV/√Hz輸入級，增益為100，滿足所需帶寬，如圖3所示。
圖3. AD8253儀表放大器：框圖和噪聲頻譜密度
圖4所示為采用前端PGA增益和ADC過采樣的系統級解決方案。AD8021是一款2.1 nV/√Hz的低噪聲高速放大器，能夠驅動AD7985，還可以偏置或衰減AD8253的輸出。AD8253和AD8021都采用外部共模偏置電壓工作，可共同確保ADC的輸入具有相同的共模電壓。
圖4. 低噪聲寬帶模擬前端.
由于整個系統的噪聲預算為最大15 nV/√Hz折合到輸入端 (RTI),必要計算每個模塊的主要噪聲源，確保不會超過15 nV/√Hz的強制限幅。AD8021折合到輸入端的噪聲值小于3 nV/√Hz，當折合到增益為100的AD8253級的輸入端時可忽略不計。AD7985的額定信噪比為89 dB，采用外部4.5 V基準電壓源，適用的噪聲分辨率小于45 μV rms。假設ADC的奈奎斯特帶寬為300 kHz，在該帶寬范圍內會產生約83 nV/√Hz的噪聲。折合到AD7985輸入端時，其小于1 nV/√Hz的噪聲在系統中可忽略不計，因為其中的RTI噪聲源是用平方和的平方根計算方法相加的。
采用AD8253的另一個好處是具有數字增益控制，可使系統增益進行動態變化以響應輸入變化。這一功能可通過系統的數字信號處理能力智能化實現。
在該應用中，數字處理的主要功能是利用AD7985 16位轉換結果產生高分辨率輸出。該功能通過自動抽取數據和切換模擬輸入增益實現（具體取決于輸入幅度）。這種過采樣產生的輸出數據速率低于ADC采樣速率，但是動態范圍大大增加。
要對該應用的數字端進行原型設計，應采用現場可編程門陣列(FPGA)作為數字內核。為了快速調試系統，模擬電路和FPGA整合到了一塊電路板上，如圖5所示，采用了 系統演示平臺 (SDP) 連接器標準，可以輕松通過USB連接到PC。SDP結合了可重復使用的硬件和軟件，可以通過最常用的器件接口輕松控制硬件并從中捕捉數據。
圖5. 在包含FPGA、SDP和PC的系統中采用模擬前端(AFE)
基本控制流如下：
● 先上電，然后校零。將AD8253的差分模擬輸入端對地短接，每次增益設置時進行AD7985轉換。存儲ADC值，以供稍后使用。
● 校準完成后，FPGA以預設速率向AD7985發出一個周期轉換開始信號，本例中約為600 kSPS。每個ADC結果都讀入FPGA，并同時傳遞至抽取和增益模塊。
● 增益模塊檢查當前的ADC結果、之前的ADC結果和當前的增益設置，然后確定對下一次ADC轉換最合適的增益設置。下面將詳細介紹這一過程。
● 抽取模塊處理每個ADC樣本及其當前PGA增益設置，以及之前存儲的校準值。收到72個ADC樣本后，23位輸出結果就是72個樣本的平均值，其中考慮了失調和增益。
● 然后，該23位結果會轉換成二進制補碼，以兼容Blackfin串口(SPORT)的格式從FPGA接收，并由SDP-B硬件捕捉。該過程每隔72個樣本采用新數據字重復進行。
FPGA中采用的兩個主要模塊是抽取器和增益計算器。下面將詳細介紹每個模塊。
抽取器
該模塊具有內部狀態機，可以管理一些連續的數據處理步驟：
每個AD7985樣本都歸一化為相同的比例。例如：AD7985輸入4 mV，基準電壓4.5 V，得出代碼(4 mV/4.5 V × 65535) = 58，G = 1。G = 100時，ADC輸入端獲得電壓為400 mV，得出輸出代碼為5825。對模擬前端增益(AFE)為1的ADC樣本而言，當AFE增益為100時，樣本必須乘以100，以抵消比例影響。這樣就能保證這些樣本能夠正確求得平均值且合理抽取，而不受AFE增益設置的影響。
抽取器功能就位后，就可以對模擬輸入進行初始測試。
將輸入短接，系統就能在高增益直流模式下測試（如圖6所示）。
圖6. 輸入短接時的系統高增益直流模式噪聲測試
結果顯示，p-p噪聲為6位，均方根噪聲出色，為0.654 µV rms（0.84 LSB，16位）。2.12 V均方根滿量程范圍時，動態范圍計算公式如下：
DR = 20 log10(FS/rms noise) = ~130 dB
因此，系統很容易滿足有關噪聲的動態范圍目標。采用50 mV p-p交流模擬輸入進行測試時，頻域出現重大失真（如圖7所示）。這一特定輸入幅度突出表明了系統的最差情況——即交流輸入幅度略大于增益 為100的模式所處理的范圍，而且系統經常在兩種模式之間切換。選擇增益閾值也會加重這一范圍切換效應問題，詳見下文所述。每個增益模式失調之間的不匹配會以總諧波失真形式顯示出來，因為計算出的輸出碼的跳變幅度為每個范圍中各失調之差。
圖7. 無校準時的最差情況輸入幅度
只要通過校準消除每個增益范圍的零失調，就會明顯減少信號失真。實際上，單憑校準就可以減少約50 dB的諧波，如圖8所示。即使輸入音處于最差情況，諧波也可以減少至–110 dB滿量程水平。
圖8. 無校準時的最差情況輸入幅度
校準后的失調從歸一化的樣本中去除。由于兩種增益設置時都進行了校準，去除的失調取決于ADC采樣時的增益。
經過歸一化和失調校準后的樣本添加至累加器寄存器，累加器寄存器上電時可復位，每次接收72個樣本。72個樣本接收完成且添加至累加器后，總和傳遞至除法器，除法器將累加器中的值除以72，產生一個23位的平均值。此時會設置輸出標志，說明除法完成，新的結果已就緒。
增益設置
該模塊根據當前的增益設置、兩個原始ADC樣本和一些硬編碼閾值來輸出新的增益設置。系統采用四個閾值；這些閾值的選擇對最大限度地增加系統的模擬輸入范圍至關重要，保證G = 100模式用于盡可能多的信號范圍，同時防止超過ADC輸入的量程。注意，該增益模塊的運行基于每個原始ADC結果，而非經過歸一化的數據。記住這一點后，下面將舉例說明可用于此類系統的一些閾值（假設為雙極性系統，中量程為0）：
T1（正下閾值）：+162（高于中量程162個代碼）
T2（負下閾值）：-162（低于中量程162個代碼）
T3（正上閾值）：+32507（低于正滿量程260個代碼）
T4（負上閾值）：–32508（高于負滿量程260個代碼）
處于G = 1模式時，采用內限值T1和T2。當實際ADC結果處于T1和T2之間時，增益切換至G = 100模式。這樣可以確保ADC接收到的模擬輸入電壓盡快最大化。
處于G = 100模式時，采用外限值T3和T4。如果ADC結果預計高于T3或低于T4，增益就會切換至G = 1模式，以防止超出ADC輸入的量程（如圖9所示）。
圖9. 當ADC輸入預計位于閾值限值以外時，從放大器輸入到轉換器輸入的增益減少100（藍線：放大器輸入；紅線：轉換器輸入。）
當處于G = 100模式時，如果算法預測下一個ADC樣本剛好落在外閾值以外（采用非常基本的線性預測），產生的ADC結果為+32510，增益就會切換到G = 1，下一個ADC輸出結果就不是+32510，而是+325。
在類似的系統中，要想防止震顫(閾值附近快速反復的增益切換), 則須使用遲滯 (100至1和1至100切換電平的分離) 它對確定正確的閾值限值十分重要。在本例采用的實際限值的計算中，設置了明顯的遲滯。如果系統從高增益(G = 100)模式切換到低增益(G = 1)模式，系統的模擬輸入電壓就必須減少約50%才能返回到高增益模式。
整個系統的性能
獲得充分優化的增益和抽取算法后，整個系統就準備就緒，可以開始測試。圖10顯示了系統對運行在1 kHz下的–0.5 dBFS大信號輸入音作出的響應。將100的PGA增益考慮在內時，實現的動態范圍為127 dB。
圖10. 對大量程1 kHz信號的響應
與此類似，當針對圖11中的小信號輸入進行測試，且輸入音在–46.5 dBFS下為70 Hz時，實現的動態范圍可達129 dB。較小輸入音的性能有望得到提升，因為該測量過程中沒有發生增益范圍的有源切換。
圖11. 70 Hz時對小量程輸入信號的響應
結束語
系統的性能取決于其能否動態地切換增益以處理大小兩種信號輸入。∑-?技術能夠提供出色的動態范圍，而逼近型解決方案則可以根據輸入信號動態改變前端增益，不會影響系統的性能。小信號和大信號交流和直流輸入都可以實時測量，無需等待系統建立時間，也不會由于延遲增益改變而產生較大的突波。
系統的關鍵是結合ADC過采樣技術與預見性增益設置算法。如何處理輸入信號的壓擺率對于增益算法至關重要。輸入壓擺率較高時，可能需要定制增益設置，以便當信號接近可能超出ADC輸入量程的電平時，快速做出響應。這一要求可以通過縮小閾值來實現，或者用多個樣本取代兩個樣本，通過對輸入信號進行更復雜的預測分析來實現，如本例所述。反之，在輸入壓擺率極低的系統中，可以擴大閾值，從而更好地使用高增益模式，而不會超出ADC輸入量程。
雖然本文介紹的是AD7985 ADC，但所用的技術同樣適用于ADI公司的其他高速轉換器。采用更快的ADC采樣速率后，最終用戶可以將增加的輸入帶寬和更快的輸出數據轉變為增加的過采樣率，從而實現更大的動態范圍。
如果采用AD8253 VGA的額外增益范圍，而不僅僅是G = 1和G = 100，可以進一步減小增益變化的影響。在本文所述的示例中，增益切換時會產生少量的失真。但是，如果采用G= 10的范圍，對采用額外校準點的三步進增益而言，可能會實現更好的系統THD參數。
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