- 時(shí)鐘抖動(dòng)及測試方法的介紹和探討
- 時(shí)鐘抖動(dòng)的分解
- 時(shí)鐘抖動(dòng)測試注意事項(xiàng)
摘要
在高速互聯(lián)鏈路中，發(fā)送器的參考工作時(shí)鐘的抖動(dòng)是影響整個(gè)系統(tǒng)性能的關(guān)鍵因素之一。本文對(duì)時(shí)鐘抖動(dòng)的主要概念、測試方法及注意事項(xiàng)、測試難點(diǎn)進(jìn)行分析和探討。
高速互聯(lián)鏈路介紹
任何一個(gè)通信鏈路都包含三個(gè)部分：發(fā)送器（TX）、媒質(zhì)（信道）、接收器（RX）。對(duì)于高速的串行互聯(lián)鏈路也包含這三個(gè)部分，如下圖1所示為一個(gè)典型的高速互聯(lián)鏈路的結(jié)構(gòu)圖。其中發(fā)送器包括了：并行轉(zhuǎn)換串行、編碼（比如8b10b編碼）、發(fā)送信號(hào)優(yōu)化（如預(yù)加重）、發(fā)送驅(qū)動(dòng)等功能。接收器包括了：時(shí)鐘恢復(fù)、數(shù)據(jù)恢復(fù)、接收信號(hào)優(yōu)化（如均衡）、串行轉(zhuǎn)化并行、解碼等功能。傳輸通道則由印刷電路板的走線、過孔、連接器、插卡的金手指、電纜、光纖等組成。
從整個(gè)鏈路的組成來看，發(fā)送器參考時(shí)鐘的抖動(dòng)在串并轉(zhuǎn)換時(shí)就引入到整個(gè)鏈路中，影響著TX端發(fā)送出的數(shù)據(jù)的抖動(dòng)，而接收器要從這些數(shù)據(jù)中恢復(fù)出時(shí)鐘來進(jìn)行后續(xù)的處理。可以看出發(fā)送器參考時(shí)鐘的性能對(duì)整個(gè)鏈路的性能起到很關(guān)鍵的作用。本文從時(shí)鐘抖動(dòng)的相關(guān)概念、測試實(shí)例、測試注意事項(xiàng)、測試難點(diǎn)幾方面對(duì)時(shí)鐘抖動(dòng)測試進(jìn)行分析和探討。
三種時(shí)鐘抖動(dòng)的定義，峰峰值與有效值
時(shí)鐘抖動(dòng)通常分為時(shí)間間隔誤差（Time Interval Error，簡稱TIE），周期抖動(dòng)（Period Jitter）和相鄰周期抖動(dòng)（cycle to cycle jitter）三種抖動(dòng)。
圖2：TIE Jitter抖動(dòng)和TIE Jitter track
相鄰周期抖動(dòng)（Cycle to cycle jitter）是時(shí)鐘相鄰周期的周期差值進(jìn)行統(tǒng)計(jì)與測量的結(jié)果。如圖4所示，后一時(shí)鐘周期減去前一時(shí)鐘后作為統(tǒng)計(jì)的樣本，C1=P2-P1, C2=P3-P2, Cn-1 = Pn - Pn-1，把C1到Cn－1進(jìn)行數(shù)理統(tǒng)計(jì)，同理，可以計(jì)算出Cycle to cycle jitter的峰峰值和RMS值。
圖3：Period Jitter抖動(dòng)和Period Jitter track
圖4：Cycle to Cycle Jitter抖動(dòng)和Jitter track
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在圖2、圖3、圖4中的紅色曲線橫軸是時(shí)間，縱軸是對(duì)應(yīng)周期的抖動(dòng)數(shù)值，該曲線反映了抖動(dòng)隨時(shí)間變化的趨勢，稱為抖動(dòng)跟蹤（Jitter track）；將每個(gè)周期的抖動(dòng)值（比如TIE抖動(dòng)的I1、I2…In）作統(tǒng)計(jì)直方圖，可以得到抖動(dòng)直方圖（Jitter Histogram）；將抖動(dòng)跟蹤做快速傅立葉變換（FFT）計(jì)算可以得到抖動(dòng)頻譜（Jitter Spectrum）。
抖動(dòng)跟蹤是抖動(dòng)在時(shí)域的表現(xiàn)形式，抖動(dòng)頻譜是抖動(dòng)在頻域的表現(xiàn)形式，抖動(dòng)直方圖是抖動(dòng)在統(tǒng)計(jì)域的表現(xiàn)形式。各種測試儀器和分析軟件對(duì)于抖動(dòng)的測量和分析都是在這三個(gè)域中實(shí)現(xiàn)的。
如下圖5為某100MHz時(shí)鐘在時(shí)域、頻域、統(tǒng)計(jì)域分析其TIE抖動(dòng)的示意圖。左上角的F2為某100MHz時(shí)鐘，P1是時(shí)鐘的TIE參數(shù)測量；右上角的F3是TIE抖動(dòng)的直方圖，直方圖不是高斯分布，可見時(shí)鐘存在固有抖動(dòng)。
圖5：時(shí)鐘抖動(dòng)在時(shí)域、頻譜、統(tǒng)計(jì)域的分析
左下角的F4為TIE track（即TIE抖動(dòng)隨時(shí)間變化的趨勢），從TIE Track中可以看到周期性的變化趨勢；右下角的F5是F4的FFT運(yùn)算，即抖動(dòng)的頻譜，頻譜的峰值頻率為515kHz，說明該時(shí)鐘的周期性抖動(dòng)（PJ）的主要來源為515kHz，找到頻點(diǎn)后，可以查找電路板上主頻或諧波為該頻率的芯片和PCB走線，進(jìn)一步調(diào)試與分析。時(shí)鐘抖動(dòng)的分解
時(shí)鐘抖動(dòng)的峰峰值和RMS值僅反映了抖動(dòng)在統(tǒng)計(jì)上的數(shù)值，并沒有分析抖動(dòng)的來源。對(duì)于時(shí)鐘抖動(dòng)分解，業(yè)內(nèi)通常把抖動(dòng)分解為：總體抖動(dòng) （TJ）、確定性抖動(dòng)（DJ）、隨機(jī)抖動(dòng)（RJ）、周期性抖動(dòng)（PJ）、占空比失真（DCD）等等。如下圖6所示為各種抖動(dòng)的關(guān)系圖。
圖6：抖動(dòng)的分解示意圖
RJ會(huì)隨著樣本數(shù)的增多不斷增大，其直方圖滿足高斯分布，通常用其統(tǒng)計(jì)后的1個(gè)Sigma或RMS值來表示，在抖動(dòng)測試儀器中得到的RJ通常為RMS值。隨機(jī)抖動(dòng)的來源為熱噪聲、Shot Noise和Flick Noise，與電子器件和半導(dǎo)體器件的電子和空穴特性有關(guān)，比如ECL工藝的PLL比TTL和CMOS工藝的PLL有更小的隨機(jī)抖動(dòng)。
DJ是有邊界的、確定性的抖動(dòng)，來源為：開關(guān)電源噪聲、串?dāng)_、電磁干擾等等，與電路的設(shè)計(jì)有關(guān)，可以通過優(yōu)化設(shè)計(jì)來改善，比如選擇合適的電源濾波方案、合理的PCB布局和布線。
在抖動(dòng)頻譜中，RJ是頻譜的基底部分，而DJ是抖動(dòng)頻譜中的尖峰部分。很多測試儀器都是從抖動(dòng)頻譜來分解抖動(dòng)的。
時(shí)鐘抖動(dòng)測試注意事項(xiàng)
在時(shí)鐘抖動(dòng)測試中，有以下要點(diǎn)：
1， 選擇合適帶寬：為了準(zhǔn)確測量到時(shí)鐘的邊沿，通常，示波器的帶寬在時(shí)鐘頻率的5倍以上，對(duì)于某些邊沿很快的時(shí)鐘，甚至需要儀器帶寬大于10倍時(shí)鐘主頻。
2， 選擇合適測試點(diǎn)：由于時(shí)鐘鏈路可能使用了各種端接策略或者星形拓?fù)浣Y(jié)構(gòu)，在發(fā)送端探測時(shí)鐘可能沒有太大的參考意義，通常是在時(shí)鐘鏈路的靠近接收端處探測和分析。
3， 保證地線盡量短：探頭的地線較長時(shí)，引入的寄生電感可能導(dǎo)致測量到的波形失真，較長的地線構(gòu)成的信號(hào)環(huán)路也更容易受到電磁干擾。
4， 信號(hào)幅度盡量占滿整個(gè)屏幕：示波器的ADC只有8個(gè)比特的分辨率，必須讓信號(hào)幅度盡量占滿示波器的整個(gè)屏幕才可以保證足夠的測試精度。
5， 固定到合適的采樣率：使用合適的采樣率，保證在時(shí)鐘的邊沿采集到足夠的采樣點(diǎn)。
6， 抓取足夠的時(shí)鐘周期：對(duì)于有較低頻率的PJ的時(shí)鐘，需要捕獲足夠長的時(shí)間才能找到該時(shí)鐘的抖動(dòng)來源。
時(shí)鐘抖動(dòng)評(píng)估中的難點(diǎn)
在目前通信設(shè)備的時(shí)鐘的測試分析中，存在的問題為：芯片、設(shè)備、測試儀器廠商對(duì)時(shí)鐘抖動(dòng)指標(biāo)的含義定義不一致。比如有的芯片廠商直接給出抖動(dòng)的pk-pk值，而沒有指明是那種抖動(dòng)要求。芯片廠商給出的名稱與測試儀器廠商的名稱一致，但實(shí)際描述的含義卻不一致。
有的芯片廠商對(duì)時(shí)鐘抖動(dòng)指標(biāo)要求不嚴(yán)謹(jǐn)；有的芯片廠商給出的時(shí)鐘抖動(dòng)的指標(biāo)要求比較隨意，指標(biāo)的給出沒有相應(yīng)的根據(jù)。這些原因在于近十年來電子產(chǎn)品的運(yùn)行速度和時(shí)鐘頻率不斷增加，而抖動(dòng)的知識(shí)也在不斷完善與理論化，而某些芯片廠商的文檔對(duì)于抖動(dòng)的定義不規(guī)范，給時(shí)鐘性能的評(píng)估帶來一定的困難，這些需要各自的積累來進(jìn)行評(píng)估。
結(jié)語
高速鏈路是各電子設(shè)備以后重要的組成部分，其設(shè)計(jì)、性能分析和評(píng)估都是熱門的話題。本文僅對(duì)時(shí)鐘抖動(dòng)的基本概念和測試進(jìn)行相關(guān)的探討，而抖動(dòng)各成分的分離技術(shù)、時(shí)鐘抖動(dòng)在時(shí)域和頻域表現(xiàn)及他們的關(guān)系、抖動(dòng)的來源、抖動(dòng)的改善、抖動(dòng)在不同應(yīng)用場景下對(duì)系統(tǒng)的影響都是電路設(shè)計(jì)與測試工程師需要深入研究的內(nèi)容。
參考文獻(xiàn)
1， 《jitter slides》----力科
2， 《Jitter, Noise, and Signal Integrity at High-Speed》---Mike Peng Li
