【導讀】基于深亞微米工藝的最新千兆級模擬電路對電源電壓的要求越來越低，在有些情況下，還不到 1 V。這些高頻電路往往需要較大的供電電流，因此，可能在散熱方面存在困難。設計目標之一是使功耗降至電路性能絕對需要的水平。
開關模式 DC-DC 轉換器是最高效的電源，有些器件效率可超過95%，但其代價是電源噪聲，通常在較寬帶寬范圍內都存在噪聲問題。通常用低壓差線性調節器(LDO)清除供電軌中的噪聲，但也需要，在功耗和增加的系統熱負荷之間做出權衡。為了緩解這些問題，使用 LDO 時，可使輸入和輸出電壓之間存在較小的壓差（裕量電壓）本文旨在討論低裕量電壓對電源抑制和總輸出噪聲的影響。
LDO 電源抑制與裕量
LDO 電源抑制比(PSRR)與裕量電壓相關——裕量電壓指輸入與輸出電壓之差。對于固定裕量電壓，PSRR 隨著負載電流的提高而降低，大負載電流和小裕量電壓條件下尤其如此。圖 1 所示為 ADM7160 超低噪聲、2.5 V 線性調節器在 200 mA 負載電流和 200 mV、300 mV、500 mV 和 1 V 裕量電壓條件下的 PSRR。
隨著裕量電壓的減小，PSRR 也會減小，壓差可能變得非常大。例如，在 100 kHz 下，裕量電壓從 1 V 變為 500 mV，結果將使PSRR 減少 5 dB。然而，裕量電壓的較小變化，從 500 mV 變為300 mV，結果會導致 PSRR 下降 18 dB 以上。
圖1. ADM7160 PSRR 與裕量
圖 2 顯示了 LDO 的框圖。隨著負載電流的增加，PMOS 調整元件的增益會減小，它脫離飽和狀態，進入三極工作區。結果使總環路增益減小，導致 PSRR 下降。裕量電壓越小，增益降幅越大。隨著裕量電壓繼續減小到一個點，此時，控制環路的增益降至 1，PSRR 降至 0 dB。
導致環路增益減小的另一個因素是通路中元件的電阻，包括FET的導通電阻、片內互連電阻和焊線電阻。可以根據壓差推算出該電阻。例如，采用 WLCSP 封裝的 ADM7160 在 200 mA 下的最大壓差為 200 mV。利用歐姆定律，調整元件的電阻約為 1 Ω，可以把調整元件近似地當作固定電阻與可變電阻之和。
流過該電阻的負載電流導致的壓差減去 FET 的漏極源極工作電壓。例如，在 1 Ω FET 條件下，200 mA 的負載電流會使漏極源極電壓下降 200 mV。在估算裕量為 500 mV 或 1 V 的 LDO 的PSRR 時，必須考慮調整元件上的壓差，因為調整 FET 的工作電壓實際上只有 300 mV 或 800 mV。
圖 2. 低壓差調節器的框圖
容差對 LDO 裕量的影響
客戶通常要求應用工程師幫助他們選擇合適的 LDO，以便在負載電流 Z 條件下從輸入電壓 Y 產生低噪聲電壓 X，但在設置這些參數時，往往忽略了輸入和輸出電壓容差這個因素。隨著裕量電壓值變得越來越小，輸入和輸出電壓的容差可能對工作條件造成巨大的影響。輸入和輸出電壓的最差條件容差始終會導致裕量電壓下降。例如，最差條件下的輸出電壓可能高 1.5%，輸入電壓可能低 3%。當通過一個 3.8 V 源驅動 3.3 V 的調節器時，最差條件裕量電壓為 336.5 mV，遠低于預期值 500 mV。在最差條件負載電流為 200 mA 的情況下，調整 FET 的漏極源極電壓只有 136.5 mV。在這種情況下，ADM7160 的 PSRR 可能遠遠低于標稱值 55 dB（10 mA 時）。
壓差模式下的 LDO 的 PSRR
客戶經常會就 LDO 在壓差模式下的 PSRR 請教應用工程師。開始時，這似乎是個合理的問題，但只要看看簡化的框圖，就知道這個問題毫無意義。當 LDO 工作于壓差模式時，調整 FET 的可變電阻部分為零，輸出電壓等于輸入電壓與通過調整 FET 的RDSON 的負載電流導致的壓降之差。LDO 不進行調節，而且沒有增益來抑制輸入端的噪聲；只是充當一個電阻。FET 的 RDSON與輸出電容一起形成一個 RC 濾波器，提供少量殘余 PSRR，但一個簡單的電阻或鐵氧體磁珠即可完成同一任務，而且更加經濟高效。
在低裕量工作模式下維持性能
在低裕量工作模式下，需要考慮裕量電壓對 PSRR 的影響，否則，會導致輸出電壓噪聲水平高于預期。如圖 3 所示的 PSRR與裕量電壓關系曲線通常可在數據手冊中找到，而且可以用來確定給定條件下可以實現的噪聲抑制量。
圖 3. PSRR 與裕量電壓的關系
然而，有時候，通過展示 LDO 的 PSRR 如何有效濾除源電壓中的噪聲，可以更加容易地看到這種信息的利用價值。下面的曲線圖展示了 LDO 在不同裕量電壓下時，對總輸出噪聲的影響。
圖 4 展示的是 2.5 V ADM7160 在 500 mV 裕量和 100 mA 負載條件下，相對于 E3631A 臺式電源的輸出噪聲，該臺式電源在 20 Hz至 20 MHz 范圍內的額定噪聲低于 350 μV-rms。1 kHz 以下的許多雜散為與 60 Hz 線路頻率整流相關的諧波。10 kHz 以上的寬雜散來自產生最終輸出電壓的 DC-DC 轉換器。1 MHz 以上的雜散源于環境中與電源噪聲不相關的 RF 源。在 10 Hz 至 100 kHz范圍內，這些測試所用電源的實測噪聲為 56 μV rms，含雜散為104 μV。LDO 抑制電源上的所有噪聲，輸出噪聲約為 9 μV-rms。
圖 4. ADM7160 噪聲頻譜密度（裕量為 500 mV）
當裕量電壓降至 200 mV 時，隨著高頻 PSRR 接近 0 dB，100 kHz以上的噪聲雜散開始穿過噪底。噪聲略升至 10.8 μV rms。隨著裕量降至 150 mV，整流諧波開始影響輸出噪聲，后者升至 12 μV rms。在大約 250 kHz 處出現幅度適中的峰值，因而盡管總噪聲的增加量并不大，但敏感電路也可能受到不利影響。隨著裕量電壓進一步下降，性能受到影響，與整流相關的雜散開始在噪聲頻譜中顯現出來。圖 5 所示為 100-mV 裕量條件下的輸出。噪聲已上升至 12.5 μV rms。諧波所含能量極少，因此，雜散噪聲只是略有增加，為 12.7 μV rms。
圖 5. ADM7160 噪聲頻譜密度（裕量為 100 mV）
當裕量為 75 mV 時，輸出噪聲受到嚴重影響，整流諧波出現在整個頻譜中。Rms 噪聲升至 18 μV rms，噪聲與雜散之和升至 27μV rms。超過~200 kHz 范圍的噪聲被衰減，因為 LDO 環路無增益，充當一個無源 RC 濾波器。當裕量為 65 mV 時，ADM7160采用壓差工作模式。如圖 6 所示，ADM7160 的輸出電壓噪聲實際上與輸入噪聲相同。現在，rms 噪聲為 53 μV rms，噪聲與雜散之和為 109 μV rms。超過~100 kHz 范圍的噪聲被衰減，因為LDO 充當一個無源 RC 濾波器。
圖 6. ADM7160 在壓差模式下的噪聲頻譜密度
高 PSRR、超低噪聲 LDO
如 ADM7150 超低噪聲、高 PSRR 調節器一類的新型 LDO 實際上級聯了兩個 LDO，因此，結果得到的 PSRR 約為各個級之和。這些 LDO 要求略高的裕量電壓，但能夠在 1 MHz 條件下實現超過 60 dB 的 PSRR，較低頻率下，PSRR 可以遠超 100 dB。圖 7 所示為一個 5 V 的 ADM7150 的噪聲頻譜密度，其負載電流為 500 mA，裕量為 800 mV。10 Hz 至 100 kHz 范圍內，輸出噪聲為 2.2 μV rms。隨著裕量降至 600 mV，整流諧波開始顯現，但當輸出噪聲升至 2.3 μV rms 時，其對噪聲的影響很小。
圖7. ADM7150 噪聲頻譜密度（裕量為 800 mV）
當裕量為 500 mV 時，可在 12 kHz 處明顯看到整流諧波和峰值，如圖 8 所示。輸出電壓噪聲升至 3.9 μV rms。
圖 8. ADM7150 噪聲頻譜密度（裕量為 500 mV）
當裕量為 350 mV 時，LDO 采用壓差工作模式。此時，LDO 再也不能調節輸出電壓，充當一個電阻，輸出噪聲升至近 76 μVrms，如圖 9 所示。只有 FET 的 RDSON和輸出端的電容形成的極點衰減輸入噪聲。
圖 9. ADM7150 在壓差模式下的噪聲頻譜密度
結論
現代 LDO 越來越多地用于清除供電軌中的噪聲，這些供電軌通常通過可以在較寬頻譜下產生噪聲的開關調節器實現。開關調節器以超高的效率形成這些電壓軌，但本身耗能的 LDO 既會減少噪聲，也會導致效率下降。因此，應盡量降低 LDO 的工作裕量電壓。
如前所述，LDO 的 PSRR 為負載電流和裕量電壓的函數，會隨負載電流的增加或裕量電壓的減少而減少，因為，在調整管的工作點從飽和工作區移至三極工作區時，環路增益會下降。
通過考慮輸入源噪聲特性、PSRR 和最差條件容差，設計師可以優化功耗和輸出噪聲，為敏感型模擬電路打造出高效的低噪聲電源。
在裕量電壓超低的條件下，輸入和輸出電壓的最差條件容差可能對 PSRR 形成影響。在設計時充分考慮最差條件容差可以確保可靠的設計，否則設計的具有較低的 PSRR 的電源解決方案，其總噪聲也會高于預期。
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